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MEMORIA SDRAM

Synchronous Dynamic Random Access Memory (SDRAM) es una memoria dinámica de acceso aleatorio (DRAM) que tiene una interfaz síncrona. Tradicionalmente, la memoria dinámica de acceso aleatorio (DRAM) tiene una interfaz asíncrona, lo que significa que el cambio de estado de la memoria tarda un cierto tiempo, dado por las características de la memoria, desde que cambian sus entradas. En cambio, en las SDRAM el cambio de estado tiene lugar en el momento señalado por una señal de reloj y, por lo tanto, está sincronizada con el bus de sistema del ordenador. El reloj también permite controlar una máquinas de estados finitos interna que controla la función de "pipeline" (segmentación) de las instrucciones de entrada. Esto permite que el chip tenga un patrón de operación más complejo que la DRAM asíncrona, que no tiene una interfaz de sincronización.

El método de segmentación significa que el chip puede aceptar una nueva instrucción antes de que haya terminado de procesar la anterior. En una escritura de datos, el comando "escribir" puede ser seguido inmediatamente por otra instrucción, sin esperar a que los datos se escriban en la matriz de memoria. En una lectura, los datos solicitados aparecen después de un número fijo de pulsos de reloj tras la instrucción de lectura, durante los cuales se pueden enviar otras instrucciones adicionales. (Este retraso se llama latencia y es un parámetro importante a considerar cuando se compra una memoria SDRAM para un ordenador.)

Las SDRAM son ampliamente utilizadas en los ordenadores,desde la original SDRAM y las posteriores DDR (o DDR1), DDR2 y DDR3 Actualmente se está diseñando la DDR4 y se prevé que estará disponible en 2012.

SEÑALES DE CONTROL DE LA MEMORIA SDRAM

Todos los comandos están programados en relación con el flanco de subida de una señal de reloj. Además del reloj, hay 6 señales de control, en su mayoría de baja activa que se muestra en el flanco de subida del reloj:

Reloj ‘’’CKE’’’ Habilitar. Cuando esta señal es baja, el chip se comporta como si el reloj se ha detenido. No comandos son interpretados y tiempos de latencia de comando no transcurrir. El estado de las líneas de control de otros no es relevante. El efecto de esta señal es en realidad un retraso de un ciclo de reloj. Es decir, el producto actual ciclo de reloj, como de costumbre, pero el siguiente ciclo de reloj es ignorado, excepto para la prueba de nuevo la entrada de CKE. Reanudar las operaciones normales en el flanco de subida del reloj después de aquel en el que se toman muestras de CKE alta.

Dicho de otra manera, todas las operaciones de microprocesadores también se programan en relación con el flanco ascendente de un reloj de enmascarados. El reloj enmascarado es el lógico de la entrada de reloj y el estado de la señal de CKE en el flanco de subida anterior de la entrada de reloj.

‘’’/ CS’’’ Chip Select. Cuando esta señal es alta, el chip hace caso omiso de todas las otras entradas (excepto para CKE), y actúa como si se recibe un comando NOP.
‘’’DQM’’’ ocultar los datos. (La letra Q aparece porque, siguiendo las convenciones de la lógica digital, las líneas de datos se conoce como "DQ" líneas.) Al alta, estas señales de supresión de los datos I / O. Cuando acompañan a escribir los datos, los datos no son en realidad por escrito a la DRAM. Cuando afirmó alta dos ciclos antes de un ciclo de lectura, la lectura de datos no es la salida del chip. Hay una línea DQM por 8 bits en un chip x16 de memoria o DIMM.
‘’’/RAS’’’ fila Dirección Strobe. A pesar del nombre, este no es un estrobo, sino simplemente un poco de comandos. Junto con / CAS y / WE, esto selecciona uno de los 8 comandos.
‘’’/ CAS’’’ columna Dirección Strobe. A pesar del nombre, este no es un estrobo, sino simplemente un poco de comandos. Junto con / RAS y / WE, esto selecciona uno de los 8 comandos.
‘’’/ WE’’’ modo escritura. Junto con / RAS y CAS, esta selecciona uno de los 8 comandos. Esto generalmente se distingue de lectura como los comandos de escribir-como comandos.

Dispositivos SDRAM se dividen internamente en 2 o 4 bancos de datos interna independiente. Uno o dos entradas de la dirección del banco (BA0 y BA1) seleccionar un comando de que el banco se dirige.

Muchos de los comandos también utilizar una dirección presentados en los pines de dirección de entrada. Algunos comandos, que o bien no utilizar una dirección, o presentar una columna de dirección, también utilizan A10 para seleccionar variantes. Los comandos de entender son los siguientes.

/CS	/RAS	/CAS	/WE	BAn	A10	An	Comandos
H	x	x	x	x	x	x	Comando do inhibir (No operación)
L	H	H	H	x	x	x	Ninguna operación
L	H	H	L	x	x	x	Burst Terminar: Parada de una ráfaga de lectura o escritura en el progreso estallido.
L	H	L	H	banco	L	columna	Leer: Leer una ráfaga de datos de la fila activa.
L	H	L	H	banco	H	columna	Lea con precarga automática: Como el anterior, y precarga (fila cerca) cuando termine.
L	H	L	L	banco	L	columna	Escribe: Escribe una ráfaga de datos a la fila activa.
L	H	L	L	banco	H	columna	Escribir con precarga automática: Como el anterior, y precarga (fila cerca) cuando termine.
L	L	H	H	banco	row		Active (Activar): abrir una línea de comandos Leer y Escribir
L	L	H	L	banco	L	x	Precarga: Desactivar la fila actual del banco seleccionado.
L	L	H	L	x	H	x	Precargar todos: Desactivar la fila actual de todos los bancos.

MODO DE REGISTRO DE MEMORIA SDRAM

De datos único SDRAM tiene una tasa de 10 páginas a un bit de modo de registro programable. Más tarde, el doble de datos de normas de SDRAM tasa añadir registros modo adicional, se dirigió a utilizar los pines banco de direcciones. Para SDRAM SDR, las clavijas de Dirección del Banco y las líneas de dirección A10 y encima se pasan por alto, pero debe ser cero durante un registro de modo de escribir.

Los bits se M9 a través de M0, presentado por la A9 a través de líneas de dirección A0 durante un ciclo de carga de registro de modo.

M9: Escribe el modo ráfaga. Si es 0, escribe utilizar la longitud de la ráfaga y el modo de leer. Si 1, todas las escrituras no son de estallido (ubicación única).
M8, M7: modo de funcionamiento. Reservado, y debe ser 00.
M6, M5, M4: latencia CAS. En general, sólo 010 (CL2) y 011 (CL3) son legales. Especifica el número de ciclos entre un comando de lectura y de salida de datos del chip. El chip tiene un límite fundamental de este valor en nanosegundos, durante la inicialización, el controlador de memoria debe utilizar su conocimiento de la frecuencia de reloj de traducir ese límite en los ciclos.
M3: Tipo de ráfaga. 0 - peticiones estallido secuencial de pedidos, mientras que 1 peticiones intercalados estallido de pedido.
M2, M1, M0: longitud de la ráfaga. Los valores de 000, 001, 010 y 011 especifican un tamaño de ráfaga de 1, 2, 4 u 8 palabras, respectivamente. Cada leer (y escribir, si M9 es 0) llevará a cabo que tiene acceso a muchos, a no ser interrumpido por una parada de reventar o otro comando. Un valor de 111 especifica una explosión fila completa. La explosión continuará hasta que se interrumpan. Full estallidos de fila sólo se permite con el tipo de explosión secuencial.